화웨이, 2027년 1분기 Ascend 960DT 출시와 Peerium 슈퍼클러스터 아키텍처 발표

화웨이는 2026년 9월 17일, 차세대 Ascend 960DT AI 칩이 2027년 1분기에 출시될 예정이며, 기존에 계획했던 2027년 3분기보다 두 분기 앞당겼다고 밝혔습니다. 이번 발표는 대규모 모델을 학습·추론하면서 해외 반도체 기술 의존도를 낮추는 완전한 AI 컴퓨팅 스택을 제공하려는 광범위한 노력의 일환입니다.

성능 주장과 조기 출시

화웨이는 Ascend 960 시리즈가 전 모델 대비 성능이 두 배라고 주장하지만, 아직 독립적인 테스트를 통해 검증되지 않았습니다. 또한 개발 주기가 단축되었으며, 칩 설계와 초기 실리콘 검증이 원래 예상보다 빠르게 진행됐다고 덧붙였습니다.

Peerium: 새로운 컴퓨팅 패러다임

칩 발표와 동시에 화웨이는 중첩 병렬성, 통합 메모리 주소 체계, 피어‑투‑피어 인터커넥트 패브릭을 기반으로 한 Peerium 아키텍처를 공개했습니다. 이 아키텍처는 수천 개의 가속기를 하나의 일관된 컴퓨터처럼 취급해 대규모 AI 워크로드에 대한 프로그래밍 모델을 단순화합니다.

Peerium의 핵심은 ‘UnifiedBus’(중국어 명칭: Lingqu)이며, CPU, NPU, 메모리 모듈, SSD, 네트워크 카드 및 스위치를 개방형 프로토콜로 연결합니다. 화웨이는 Lingqu를 다중 독점 브리지를 없애고 지연 시간을 줄이며 이기종 구성 요소 간 대역폭 활용도를 높이는 보편적 데이터 경로로 포지셔닝합니다.

• Atlas 950 SuperPoD: 최초 목표는 포드당 15 488개의 Ascend 960 칩이었으나 최신 발표에서는 포드당 4 096개로 조정
• Atlas 950 SuperCluster: 최대 256 000개의 가속기 카드 연결 가능
• 첫 SuperCluster 구축이 이미 중국 연구 기관에서 진행 중
• Peerium은 동일 패브릭에서 학습과 추론 워크로드 모두 지원
• UnifiedBus 프로토콜은 개방형이라 타사 하드웨어도 패브릭에 참여 가능

하드웨어 롤아웃 및 규모

화웨이는 Peerium 기반 Atlas 950 SuperCluster가 현재 배치 중이라고 보고했습니다. 이 시스템은 최대 256 000개의 가속기 카드를 연결할 수 있어, 완전 구현될 경우 세계 최대 규모 AI 클러스터 중 하나가 될 전망입니다. 초기 배치는 통합 인터커넥트와 중첩 병렬 모델의 개념 증명 역할을 합니다.

이전 15 488칩 SuperPoD 목표에서 4 096칩 구성으로 전환한 것은 조기 출시와 순수 규모 사이의 절충을 반영합니다. 분석가 루이 마(Rui Ma)는 Ascend 960DT가 더 일찍 도착하지만, 동반 시스템이 원래 구상보다 작아 화웨이가 기존 초대형 슈퍼클러스터와 경쟁하는 속도에 영향을 줄 수 있다고 지적했습니다.

화웨이는 Peerium 이니셔티브를 미국의 첨단 반도체 수출 제한에 대한 전략적 대응으로 설명합니다. 실리콘과 인터커넥트 패브릭을 모두 자체 제어함으로써 외부 의존도를 낮추고 AI 연구·상용 배포를 위한 국내 파이프라인을 유지하려는 목표입니다.

그럼에도 불구하고 실제 워크로드에서의 성능, 전력 소비, 제조 수율 및 대규모 가용성 등 핵심 지표는 아직 검증되지 않았습니다. 화웨이는 독립적인 벤치마크 데이터를 제공하지 않았으며, 업계는 첫 출하 시점에서 주장된 성능 향상이 실질적인 이점으로 이어지는지를 면밀히 관찰할 것입니다.

Peerium 아키텍처는 하드웨어 토폴로지를 추상화하는 새로운 프로그래밍 모델도 도입합니다. 개발자는 단일 Ascend 960DT 칩부터 전체 SuperCluster까지 코드를 재작성 없이 확장할 수 있어, 대규모 병렬성을 요구하는 AI 애플리케이션의 시장 출시 시간을 단축할 수 있습니다.

공급망 관점에서 조기 출시 일정은 국내 데이터센터 시장에서 AI 가속기에 대한 수요를 충족시키는 데 도움이 될 수 있습니다. 국내 기업들은 Nvidia와 AMD GPU에 대한 대안을 찾고 있으며, UnifiedBus는 기존 서버 플랫폼과의 통합을 간소화해 이기종 AI 시스템 구축에 필요한 엔지니어링 노력을 줄여줄 것으로 기대됩니다.

Ascend 960DT의 조기 출시가 선언된 상황에서 가장 먼저 검토해야 할 점은 성능 주장에 대한 검증 절차이다. 현재까지 공개된 정보는 내부 테스트와 설계 시뮬레이션에 기반한 추정치에 불과하므로, 독립적인 벤치마크가 수행되지 않은 상태에서 실제 처리량과 지연시간을 평가하기는 어렵다. 따라서 외부 연구기관이나 표준화된 테스트 베드에서의 검증이 이루어져야만 기존 제품 대비 두 배라는 주장이 실질적인 이점으로 전환되는지를 판단할 수 있다. 이 과정에서 메모리 대역폭, 연산 효율, 전력당 성능 등 다각적인 지표가 동시에 검증되어야 하며, 특히 대규모 모델 학습 시 발생하는 메모리 병목 현상이 얼마나 완화되는지도 핵심 검증 대상이 된다.

Peerium 아키텍처가 제시하는 ‘UnifiedBus’는 하드웨어 토폴로지를 추상화함으로써 이기종 구성 요소 간의 인터페이스 복잡성을 크게 낮춘다. 그러나 이러한 추상화가 실제 시스템에서 구현될 때 발생할 수 있는 오버헤드와 프로토콜 호환성 문제는 아직 명확히 규명되지 않았다. 특히 기존 서버와의 통합 과정에서 발생하는 드라이버 레이어의 추가 비용이나, 패킷 스위칭 과정에서의 지연 증가 여부는 실험적 검증 없이는 예측하기 어렵다. 따라서 초기 파일럿 구축 단계에서 이러한 기술적 한계를 파악하고, 필요 시 최적화 전략을 마련하는 것이 필수적이다.

대규모 슈퍼클러스터 구축과 관련해, Atlas 950 SuperCluster가 목표하는 256 000개의 가속기 연결은 네트워크 토폴로지와 전력 관리 측면에서 복합적인 도전을 제시한다. 실제 운영 환경에서는 전력 공급 안정성, 냉각 효율, 그리고 고장 복구 메커니즘이 시스템 가용성에 직접적인 영향을 미친다. 따라서 설계 단계에서 전력 분산 설계와 모듈식 냉각 솔루션을 검증하고, 장애 발생 시 자동 재구성 및 데이터 손실 방지를 위한 소프트웨어 레이어를 충분히 테스트해야 한다.

조기 출시와 규모 축소 사이의 절충은 시장 진입 속도를 높이는 동시에 초기 제품의 신뢰성을 저하할 위험을 내포한다. 15 488칩 구성에서 4 096칩으로 축소된 이유는 제조 수율과 테스트 비용을 고려한 전략적 선택으로 보이지만, 이는 동시에 클러스터당 제공되는 연산 능력 감소를 의미한다. 따라서 고객 입장에서는 기대했던 초대형 AI 워크로드를 바로 구현하기 어려울 수 있으며, 향후 확장성을 확보하기 위한 모듈형 설계와 단계적 업그레이드 로드맵이 필요하다.

공급망 관점에서 볼 때, 화웨이가 실리콘과 인터커넥트 패브릭을 자체 제어한다는 전략은 외부 의존도를 낮추는 긍정적인 효과를 기대하게 만든다. 그러나 이러한 자체 생산 체계가 아직 완전하게 자리 잡지 않은 상황에서는 부품 조달 지연, 생산 설비의 스케일업 문제, 그리고 품질 관리 측면에서 새로운 리스크가 발생할 수 있다. 따라서 공급망 안정성을 확보하기 위해 다중 공급원 확보와 생산 공정의 표준화 작업이 병행되어야 하며, 이는 장기적인 비용 구조에도 영향을 미친다.

마지막으로, 한국 기업이 Peerium 기반 솔루션을 채택할 경우 기대되는 실용적 효과는 개발 비용 절감과 출시 시간 단축이다. 단일 코드베이스로 확장 가능한 프로그래밍 모델은 기존 AI 애플리케이션을 재작성 없이 대규모 클러스터에 배포할 수 있게 해준다. 그러나 소프트웨어 호환성 검증, 지원 계약의 명확성, 그리고 지정학적 리스크에 대한 사전 평가가 선행되지 않으면, 기술 도입 이후 예상치 못한 운영 장애나 법적 제약에 직면할 가능성이 있다. 따라서 기업은 기술 검증 단계에서 이러한 요소들을 종합적으로 검토하고, 리스크 완화 방안을 마련한 뒤 단계적 도입을 추진해야 한다.

한국 기업들에게는 단일 아키텍처 아래 완전 통합된 대규모 AI 컴퓨팅 옵션이 제공된다는 의미입니다. 화웨이의 성능 주장이 입증된다면, 기존 세대 대비 두 배 이상의 처리량을 제공하면서 시스템 복잡성을 낮추는 통합 메모리·인터커넥트 전략을 활용할 수 있습니다. 다만 독립적인 검증이 부족하고 현재는 주로 중국 시장을 겨냥하고 있어, 소프트웨어 호환성, 지원 계약 및 지정학적 리스크 등을 신중히 평가해야 합니다.