Micron : la mémoire freine l'IA, le refroidissement en cause

Le président et directeur technique et produit de Micron Technology, Scott J. DeBoer, a prononcé la conférence « From Silicon Innovation to System Intelligence: Architecting the Next Wave of AI » lors du grand forum du SEMICON Taiwan 2026, le 2 septembre au centre d'exposition de Nangang à Taipei. Sa formule a donné le ton de la journée : l'IA s'étend désormais à la vitesse de la mémoire. Des années de progrès techniques ont permis de tirer plus d'efficacité de chaque bit et plus de bande passante d'une capacité fixe, a-t-il rappelé, mais cela reste loin de suffire face à la demande mondiale de construction de centres de données — la mémoire, a-t-il averti, restera sévèrement sous-approvisionnée pendant encore plusieurs années.

Bande passante, capacité, refroidissement : le triangle de fer de l'IA

Pour décrire les trois dimensions d'un système mémoire, Scott J. DeBoer a filé une métaphore automobile qu'il dit avoir trouvée le matin même. La bande passante, c'est la puissance du moteur : elle doit continuer de grimper pour livrer les gains de calcul que chacun considère désormais comme acquis. La capacité, c'est le réservoir : quand la bande passante manque, le système n'a pas besoin d'un grand réservoir, mais dès qu'elle augmente, la capacité doit suivre dans une boucle qui s'auto-alimente. Le troisième élément, le refroidissement, ce sont les pneus : moteur surpuissant ou réservoir plein ne servent à rien si les pneus sont à plat. Il décrit une gestion thermique bouleversée en un an : à mesure que la bande passante grimpe avec les partenaires, évacuer la chaleur du système est devenu le facteur qui détermine, en dernier ressort, la vitesse à laquelle cette bande passante peut réellement tourner. Les trois conditions doivent être réunies en même temps — c'est là tout le sens de « l'IA qui s'étend à la vitesse de la mémoire ».

Selon Scott J. DeBoer, la version mémoire de la loi de Moore reste sur une courbe exponentielle. En trente ans de carrière dans le secteur, il a vu la DRAM traverser 15 nœuds de gravure, une croissance de plus en plus tirée par des refontes architecturales plutôt que par la simple miniaturisation géométrique — et plusieurs autres ruptures de ce type sont à venir. La densité des DRAM de pointe atteint aujourd'hui plus de 1 500 condensateurs logés dans la largeur d'un cheveu humain. Ramené à l'échelle automobile, la même progression donnerait ceci : une Porsche de 1995, 270 chevaux, 60 000 dollars, consommant 23 miles au gallon, deviendrait aujourd'hui une voiture de près de 3 millions de chevaux, vendue 5 dollars, consommant 23 000 miles au gallon.

Trois verrous non résolus dans le packaging avancé

• La pression latérale sur le packaging avancé : faire entrer toujours plus de données dans les puces logiques via un nombre fixe de connexions d'entrée-sortie, au millimètre carré, ne cesse d'augmenter la pression sur la densité d'interconnexion. Le collage tranche-à-tranche (wafer-to-wafer bonding), déjà standard en NAND, doit s'étendre à la DRAM — mais la fabricabilité et le contrôle de procédé demandent encore un travail considérable.
• La maturité industrielle du collage hybride, le véritable goulot d'étranglement : le collage hybride (hybrid bonding) reste utilisé à une échelle relativement modeste dans l'industrie ; les procédés puce-à-tranche, l'empilement, la métrologie et la physique du collage doivent tous mûrir considérablement avant qu'un collage fiable à très haut volume soit atteignable. La capacité de production en gros volume accuse aujourd'hui un net retard.
• Le refroidissement, d'un détail annexe à une contrainte structurelle : la chaleur dégagée par la logique moderne n'est pas uniforme, si bien que la DRAM doit désormais être conçue au cas par cas, selon le client et l'application, avec des chemins de refroidissement physiques intégrés directement dans les puces et les empilements 3D pour évacuer la chaleur de la couche logique du bas jusqu'à l'interface de refroidissement au sommet. Scott J. DeBoer y voit le défi fondamental des feuilles de route de bande passante HBM4E, HBM5, HBM5E et de la mémoire verticale pour les quatre à cinq prochaines années.

Dans les centres de données, la HBM trône au sommet de la pyramide de performance, mais l'ensemble du système repose sur bien plus qu'elle seule : les modules DDR haute densité et les modules DRAM basse consommation jouent un rôle plus large et plus complexe, chargés de faire transiter les modèles en mémoire et d'absorber les besoins massifs du cache de valeurs-clés (KV cache). Les SSD NAND haute performance, jugés par beaucoup comme un mauvais pari commercial il y a quatre ou cinq ans à peine, sont devenus un moteur inattendu de la demande en centres de données. En périphérie (edge), la robotique et l'automobile réclament elles aussi une bande passante élevée, mais sous des contraintes de consommation et de coût très différentes — ajoutant une pression supplémentaire à une pénurie de DRAM déjà sévère du fait des centres de données. Micron s'est publiquement engagé à investir environ 250 milliards de dollars sur dix ans pour agrandir ses usines aux États-Unis, à Taïwan, à Singapour et au Japon ; mais Scott J. DeBoer a insisté : sa conférence ne portait pas sur cette expansion. La tâche la plus urgente à court terme est de tirer davantage de la capacité existante, par l'innovation et l'efficacité.

La mémoire fixe le prix d'un jeton d'IA

De nombreux goulots d'étranglement système ne bougeront pas de sitôt, a expliqué Scott J. DeBoer : la marge d'optimisation se situe donc surtout dans la bande passante mémoire et la manière de l'exploiter efficacement. Les gains de bande passante de la HBM — de la HBM3E à la HBM4 et à la HBM4E à venir — ont été le principal moteur de la baisse des coûts de « tokenomics » de l'IA ces dernières années, une courbe qui s'étend aussi aux téléphones, aux appareils post-smartphone et à l'automobile. La prochaine étape est la HBM verticale, qui empile directement la mémoire sur la puce logique pour une bande passante bien plus élevée à capacité réduite, adaptée aux charges d'inférence gourmandes en bande passante — même si cette technologie dépend elle aussi de la maturation du collage hybride. Rapprocher physiquement la mémoire du calcul, en réduisant la résistance et les pertes de routage, abaisse également le coût énergétique entre HBM et logique. Sur l'interconnexion optique, Scott J. DeBoer dit se concentrer moins sur les liaisons de baie à baie que sur les connexions optiques puce-à-puce entre HBM et GPU — un problème plus difficile, à l'horizon plus lointain. Même le packaging « en force brute » — plus de HBM, plus de GPU, des systèmes plus grands — fait baisser le coût du jeton. La DRAM elle-même évolue aussi vers des structures 3D ; contrairement à la NAND 3D, elle ne doublera pas sa capacité d'un coup, mais cela devrait suffire à soutenir une décennie de croissance des bits.

Micron élargit aussi son fonds de capital-risque dédié à l'IA pour repérer les start-up plus tôt, et a annoncé fin août la création des Micron Research Labs, un engagement de 10 milliards de dollars sur dix ans pour travailler avec des universités, des laboratoires nationaux et des start-up sur des recherches à un horizon plus long que tout ce que l'entreprise a financé jusqu'ici. Scott J. DeBoer résume le pari de Micron comme une chaîne complète : fabrication des tranches de silicium, collaboration avec les fabricants d'équipements, et co-conception au niveau système avec les clients. La capacité, dit-il, finira par suivre ; la tâche immédiate est de tirer tout ce qui est possible de l'existant.

Le refroidissement, c'est comme les pneus : moteur surpuissant ou réservoir plein ne servent à rien si les pneus sont à plat.

Trois géants de la mémoire, un même diagnostic

L'avertissement de Scott J. DeBoer n'est pas isolé. Selon le média technologique taïwanais DigiTimes, des dirigeants de Samsung Electronics et de SK Hynix ont, sur cette même scène du SEMICON Taiwan 2026, rejoint Micron pour reconnaître que la HBM 2,5D traditionnelle, reposant sur un interposeur, approche d'un plafond de performance, et que l'industrie bascule vers l'empilement vertical 3D et le collage au niveau de la tranche pour réduire la consommation liée à la transmission des données et débloquer davantage de bande passante. Dans un article distinct, DigiTimes rapporte par ailleurs que Micron explore des architectures de « DRAM à couplage étroit » (tightly coupled DRAM) capables de délivrer plus de dix fois la bande passante de la HBM, pour une consommation d'énergie par bit nettement inférieure — la preuve que l'écart croissant entre la puissance des processeurs et la bande passante mémoire est désormais traité, dans toute l'industrie, comme la contrainte qui borne l'expansion du calcul pour l'IA, et pas seulement comme un discours propre à Micron.

Pour les entreprises françaises qui dépendent de capacité de calcul IA — hébergeurs cloud, éditeurs de logiciels d'IA, start-up louant des GPU chez un hyperscaler ou chez un acteur européen comme OVHcloud — un marché mémoire « sévèrement sous-approvisionné » n'a rien d'abstrait. Il se traduit par des délais de livraison plus longs et des prix plus élevés pour les serveurs IA et modules GPU équipés de HBM, dès que les prix spot de la mémoire se tendent. Sécuriser des contrats d'approvisionnement en avance, et prévoir une marge budgétaire pour l'augmentation des coûts, devient plus réaliste que de commander au dernier moment. Et puisque le refroidissement devient lui-même un goulot d'étranglement structurel, la planification thermique et électrique des centres de données et des équipements d'IA en périphérie compte désormais autant que la puce elle-même.